時間：2022-07-22 09:16:26
序論：在您撰寫數(shù)字電路設(shè)計性實驗探索與實踐時，參考他人的優(yōu)秀作品可以開闊視野，小編為您整理的1篇范文，希望這些建議能夠激發(fā)您的創(chuàng)作熱情，引導(dǎo)您走向新的創(chuàng)作高度。
摘 要： 大規(guī)?？删幊踢壿嬈骷膽?yīng)用已經(jīng)為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。標準化邏輯設(shè)計語言的引入，極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念。作為大學(xué)的技術(shù)基礎(chǔ)教學(xué)環(huán)節(jié)，應(yīng)做出相應(yīng)的調(diào)整。分別通過組合邏輯和時序邏輯設(shè)計實例比較了傳統(tǒng)設(shè)計方法存在的問題和現(xiàn)代邏輯設(shè)計方法的優(yōu)勢。通過對比可以看到，現(xiàn)代邏輯設(shè)計技術(shù)取代傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法而成為數(shù)字電路設(shè)計的主流，是電子技術(shù)發(fā)展的必然趨勢。
關(guān)鍵詞： 數(shù)字電路設(shè)計； 現(xiàn)代數(shù)字邏輯設(shè)計方法； 數(shù)字電路教學(xué)改革； 轉(zhuǎn)換真值表
0 引 言
20世紀90年代，國際上電子和計算機技術(shù)較為先進的國家，一直在積極探索新的電子電路設(shè)計方法，并在設(shè)計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。這些器件可以通過類似軟件編程的方式對其硬件結(jié)構(gòu)和工作方式進行重構(gòu)，從而使硬件設(shè)計像軟件設(shè)計那樣方便快捷。這就極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進了數(shù)字邏輯電路設(shè)計技術(shù)的迅速發(fā)展。本文通過幾個設(shè)計實例的對比闡述一個道理，隨著數(shù)字電路中先進設(shè)計方法的引入，高等學(xué)校中數(shù)字電子技術(shù)的教學(xué)內(nèi)容必須隨之得到改善，使之與技術(shù)進步相互適應(yīng)[1?3]。
數(shù)字電路根據(jù)邏輯功能的特點，分成兩類，一類叫組合邏輯電路（簡稱組合電路），另一類是時序邏輯電路（簡稱時序電路）。組合邏輯電路在邏輯功能上的特點是任意時刻的輸出僅取決于該時刻的輸入，與電路初態(tài)無關(guān)。而時序邏輯電路任意時刻的輸出不僅取決于當(dāng)時的輸入信號，還取決于電路原來的狀態(tài)。本文從這兩方面就傳統(tǒng)手工設(shè)計存在的問題進行討論。
1 組合邏輯設(shè)計中傳統(tǒng)設(shè)計方法與可編程邏輯
設(shè)計方法的對比
列真值表，邏輯關(guān)系式，邏輯化簡是組合邏輯設(shè)計的幾個重要步驟。但這一經(jīng)典的組合邏輯設(shè)計步驟并不總是必須的。實現(xiàn)特定邏輯功能的邏輯電路也是多種多樣的。為了使邏輯電路的設(shè)計更簡潔，通過各種方法對邏輯表達式進行化簡是必要的。組合電路設(shè)計就是用最簡單的邏輯電路實現(xiàn)給定邏輯表達式。在滿足邏輯功能和技術(shù)要求基礎(chǔ)上，力求電路簡單、可靠。實現(xiàn)組合邏輯函數(shù)可采用基本門電路，也可采用中、大規(guī)模集成電路。
例1：三個人表決一件事情，結(jié)果按“少數(shù)服從多數(shù)”的原則決定這一邏輯問題[4?5]。在“三人表決”問題中，將三個人的意見分別設(shè)置為邏輯變量A、B、C，只能有同意或不同意兩種意見。將表決結(jié)果設(shè)置為邏輯函數(shù)F，結(jié)果也只有“通過”與“不通過”兩種情況。
傳統(tǒng)的邏輯設(shè)計需要由下面的4個步驟完成：
（1） 列真值表
對于邏輯變量A、B、C，設(shè)同意為邏輯1，不同意為邏輯0。對于邏輯函數(shù)F，設(shè)表決通過為邏輯1，不通過為邏輯0。
根據(jù)“少數(shù)服從多數(shù)”的原則，將輸入變量不同取值組合與函數(shù)值間的對應(yīng)關(guān)系列成表，得到函數(shù)的真值表如表1所示。
（2） 列邏輯函數(shù)表達式
三人表決器的邏輯表達式為：
[F=ABC+ABC+ABC+ABC] （1）
設(shè)N為上式中的邏輯項數(shù)，這時，共有邏輯項[N=C23+C33=4]項。
（3） 邏輯化簡
三人表決器的邏輯表達式可化簡為：
[F=BC+AC+AB]
（4） 畫出邏輯電路圖如圖1所示。
盡管上面的分析看上去沒有錯誤，但上例中的“三人表決器”設(shè)計給學(xué)生一個誤導(dǎo)，好像按照上述的設(shè)計步驟就可以進行組合邏輯設(shè)計了?？梢酝茖?dǎo)，若表決人數(shù)用[p]來表示，邏輯表達式的項數(shù)為[Np=k=p2+1pCkp，]其中[Ckp]為邏輯項的組合數(shù)。以[p=7]為例，這時表1中的表項為27=128項，式（1）中的邏輯項數(shù)N變?yōu)閇N7=C47+C57+C67+C77=64]。
圖1 例1的邏輯圖
顯然，隨著表決者數(shù)量的增加，邏輯項數(shù)急劇增加，真值表不易繪制，邏輯公式無法手工書寫，邏輯化簡也非常困難。
多數(shù)表決器的邏輯公式由于過多的項數(shù)不易采用公式法化簡。如果采用卡諾圖化簡法也會因輸入變量過多而導(dǎo)致傳統(tǒng)化簡方法失效。
標準邏輯設(shè)計語言的出現(xiàn)給大規(guī)模邏輯設(shè)計帶來了新的希望。硬件描述語言（HDL）的采用可以使設(shè)計者的精力集中于所設(shè)計的邏輯本身，不必過多的考慮如何實現(xiàn)這個邏輯以及需要用哪些定型的邏輯模塊。這在以往中小規(guī)模集成電路邏輯設(shè)計與大規(guī)?？删幊踢壿嬙O(shè)計方法上產(chǎn)生了本質(zhì)的差別。Verilog是一種以文本形式來描述數(shù)字系統(tǒng)硬件結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。在此，用Verilog設(shè)計一個“七人表決”邏輯，以考察采用現(xiàn)代邏輯設(shè)計方法較傳統(tǒng)設(shè)計方法的優(yōu)勢。
在表決器的設(shè)計中，關(guān)鍵是對輸入變量中為1的表決結(jié)果進行計數(shù)，如果把全部的邏輯狀態(tài)列表分析，勢必存在冗余的設(shè)計資源。根據(jù)多數(shù)表決的性質(zhì)，考慮采用加法邏輯來統(tǒng)計表決結(jié)果，之后再判決加法器輸出中1的個數(shù)即可實現(xiàn)該邏輯。
在“七人表決”邏輯中，不再專注于每個邏輯變量狀態(tài)的變化，只抓住關(guān)鍵問題多數(shù)表決有效，并用條件操作符“？”設(shè)計出所需的Verilog行為邏輯，剩下的實現(xiàn)問題交由計算機綜合（synthesis）?？梢钥吹剑捎脴藴驶挠布枋稣Z言，能有效地避開以往組合邏輯設(shè)計中逐一考察每個輸入邏輯狀態(tài)所帶來的邏輯狀態(tài)分析的爆炸，從而可以用較短的設(shè)計時間得到正確的邏輯輸出。眾所周知，加法器、比較器都是傳統(tǒng)的組合邏輯教學(xué)內(nèi)容，但以往的教學(xué)中由于采用手工分析方法，很難把這些不同的邏輯設(shè)計內(nèi)容綜合考慮進來。筆者認為，現(xiàn)代邏輯設(shè)計方法的引入將逐漸轉(zhuǎn)化人們對傳統(tǒng)邏輯設(shè)計中的關(guān)注點，勢必引起邏輯設(shè)計教學(xué)方法的更新。有必要加大邏輯功能綜合設(shè)計的內(nèi)容，減少元器件級邏輯單元選型在教學(xué)中的比例。
2 時序邏輯設(shè)計中傳統(tǒng)設(shè)計方法與現(xiàn)代可編程
邏輯設(shè)計方法的對比
數(shù)字電路的另一類設(shè)計內(nèi)容是時序邏輯設(shè)計。時序邏輯設(shè)計分為同步與異步時序邏輯設(shè)計。一般地，同步時序邏輯設(shè)計的難度要高于異步時序邏輯。因此，也在時序邏輯電路設(shè)計上占有較多的學(xué)時。如果在教學(xué)改革中僅把可編程邏輯設(shè)計作為傳統(tǒng)時序邏輯設(shè)計內(nèi)容的補充，不但不能使學(xué)生體會到先進的計算機輔助邏輯設(shè)計所帶來的便捷，還可能使學(xué)生按照傳統(tǒng)的手工時序邏輯設(shè)計步驟去理解可編程時序邏輯，導(dǎo)致時序邏輯設(shè)計的復(fù)雜化，增加邏輯驗證的成本。因此，有必要探討傳統(tǒng)設(shè)計方法與現(xiàn)代邏輯設(shè)計方法之間的差別。下面根據(jù)一個典型的時序邏輯設(shè)計來說明。
例2：試設(shè)計一個序列編碼檢測器[6?7]，當(dāng)檢測到輸入信號出現(xiàn)110序列時，電路輸出1，否則輸出0。
這個序列編碼檢測器如果按照傳統(tǒng)的時序設(shè)計步驟，將會異常繁瑣：
（1） 由給定的邏輯功能建立原始狀態(tài)圖和原始狀態(tài)表
從給定的邏輯功能可知，電路有一個輸入信號A和一個輸出信號Y，電路功能是對輸入信號A的編碼序列進行檢測，一旦檢測到信號A出現(xiàn)連續(xù)編碼為110的序列時，輸出為1，檢測到其他編碼序列時，輸出為0。
設(shè)電路的初始狀態(tài)為a，如圖3中箭頭所指。在此狀態(tài)下，電路輸出[Y=0，]這時可能的輸入有[A=0]和[A=1]兩種情況。當(dāng)CP脈沖相應(yīng)邊沿到來時，若[A=0，]則是收到0，應(yīng)保持在狀態(tài)a不變；若[A=1，]則轉(zhuǎn)向狀態(tài)[b，]表示電路收到一個1。當(dāng)在狀態(tài)[b]時，若輸入[A=0，]則表明連續(xù)輸入編碼為10，不是110，則應(yīng)回到初始狀態(tài)[a，]重新開始檢測；若[A=1，]則進入狀態(tài)[c，]表示已連續(xù)收到兩個1。在狀態(tài)[c]時，若A=0，表明已收到序列編碼110，則輸出[Y=1，]并進入狀態(tài)d；若[A=1，]則收到的編碼為111，應(yīng)保持在狀態(tài)[c]不變，看下一個編碼輸入是否為[A=0；]由于尚未收到最后的0，故輸出仍為0。在狀態(tài)[d，]若輸入[A=0，]則應(yīng)回到狀態(tài)[a，]重新開始檢測；若[A=1，]電路應(yīng)轉(zhuǎn)向狀態(tài)[b，]表示在收到110之后又重新收到一個1，已進入下一輪檢測；在[d]狀態(tài)下，無論[A]為何值，輸出[Y]均為0。根據(jù)上述分析，可以得出如圖3所示的原始狀態(tài)圖和表2所示的原始狀態(tài)表。
（3） 狀態(tài)分配
化簡后的狀態(tài)有三個，可以用2位二進制代碼組合（00，01，10，11）中的任意三個代碼表示，用兩個觸發(fā)器組成電路。觀察表3，當(dāng)輸入信號A=1時，有abc的變化順序，當(dāng)A=0時，又存在ca的變化。綜合兩方面考慮，這里采取00011100的變化順序，會使其中的組合電路相對簡單。于是，令a=00，b=01，c=11，得到狀態(tài)分配后的狀態(tài)圖。
（4） 選擇觸發(fā)器類型
這里選用邏輯功能較強的JK觸發(fā)器可以得到較簡化的組合電路。
（5） 確定激勵方程組和輸出方程組
用JK觸發(fā)器設(shè)計時序電路時，電路的激勵方程需要間接導(dǎo)出。表4所示的JK觸發(fā)器特性表提供了在不同現(xiàn)態(tài)和輸入條件下所對應(yīng)的次態(tài)。而在時序電路設(shè)計時，狀態(tài)表已列出現(xiàn)態(tài)到次態(tài)的轉(zhuǎn)換關(guān)系，希望推導(dǎo)出觸發(fā)器的激勵條件。所以需將特性表做適當(dāng)變換，以給定的狀態(tài)轉(zhuǎn)換為條件，列出所需求的輸入信號，稱為激勵表。根據(jù)表4建立的JK觸發(fā)器激勵表如表5所示。表中的[x]表示其邏輯值與該行的狀態(tài)轉(zhuǎn)換無關(guān)。
從上例可以看到，傳統(tǒng)的時序邏輯設(shè)計方法盡管可以用來實現(xiàn)時序邏輯的設(shè)計，但設(shè)計步驟不僅復(fù)雜且需要設(shè)計者大費周折?？梢灶A(yù)見，使用傳統(tǒng)的時序邏輯設(shè)計方法設(shè)計復(fù)雜時序電路的難度很大。那么，采用什么方法才能使教學(xué)與現(xiàn)代邏輯設(shè)計技術(shù)接軌呢？
時序電路也被稱為有限狀態(tài)機（FSM）[6，8]，因為它們的功能行為可以用有限的狀態(tài)個數(shù)來表示。在與可編程邏輯設(shè)計的對比分析中，這里采用FSM設(shè)計這個序列檢測器。
根據(jù)圖3的狀態(tài)轉(zhuǎn)換圖（采用圖4中化簡的狀態(tài)轉(zhuǎn)換圖亦可），給邏輯狀態(tài)[a，b，c，d]分別分配以Gray編碼（00，01，11，10）。之所以采用Gray編碼方法，是可以省掉序列檢測中的計數(shù)檢測。序列檢測器的FSM邏輯如圖7所示。經(jīng)仿真驗證，符合設(shè)計要求。
圖7 例2的FSM實現(xiàn)
從上面的對比可以看出，傳統(tǒng)時序邏輯設(shè)計以人工邏輯分析為基礎(chǔ)，現(xiàn)有邏輯器件為基礎(chǔ)構(gòu)件，歷經(jīng)基本邏輯方程轉(zhuǎn)換及最后的狀態(tài)驗證等多個環(huán)節(jié)，設(shè)計周期長，僅適合設(shè)計小規(guī)模、時序簡單的邏輯單元[9]；現(xiàn)代標準邏輯設(shè)計語言的設(shè)計方法以邏輯狀態(tài)轉(zhuǎn)換本身為要點，從邏輯門與觸發(fā)器級邏輯設(shè)計上升的行為邏輯設(shè)計，更易于用來設(shè)計復(fù)雜的現(xiàn)代大規(guī)模時序邏輯。
3 結(jié) 論
現(xiàn)代邏輯設(shè)計方法的引入將逐漸轉(zhuǎn)化人們對傳統(tǒng)邏輯設(shè)計的關(guān)注點，大學(xué)基礎(chǔ)教學(xué)中邏輯電路的設(shè)計方法也應(yīng)隨著這一技術(shù)的引入更新它的內(nèi)容，改變傳統(tǒng)邏輯設(shè)計占主導(dǎo)地位的現(xiàn)狀。可以預(yù)見，大規(guī)模可編程邏輯器件的引入將會從根本上改變數(shù)字電子技術(shù)的教學(xué)模式?，F(xiàn)代邏輯設(shè)計概念的引入，減少手工邏輯設(shè)計方法的比重、增加現(xiàn)代數(shù)字電路設(shè)計方法，注重基本概念的靈活運用都是數(shù)字電路教學(xué)改革的選題。廣泛開展現(xiàn)代邏輯設(shè)計方法的研究，勢必帶來邏輯設(shè)計方法教學(xué)的變革。對于高等學(xué)校的教師來說，做好改革的思想準備已經(jīng)是刻不容緩的了。
摘 要：在高速數(shù)字電路的設(shè)計過程中，必須確保信號的完整性，因此對信號完整性進行分析和驗證十分必要。當(dāng)下電子產(chǎn)品的更新?lián)Q代速度極快，完整性設(shè)計的重要性也愈加突出，本文將對高速數(shù)字電路設(shè)計中的信號完整性影響因素進行分析，并在此基礎(chǔ)上，針對其主要影響因素，提出幾種信號完整性的仿真分析方法。
關(guān)鍵詞：高速數(shù)字電路；設(shè)計；信號完整性；分析
前言：高速數(shù)字電路有一個重要的衡量指標，即時鐘頻率，由于時鐘頻率不斷提升，信號完整性也在不斷發(fā)生變化，在電路設(shè)計過程中，應(yīng)以信號完整性為導(dǎo)向，在提升時鐘頻率的同時，做到對信號完整性的實時監(jiān)測，確保電路運行安全。從影響信號完整性的主要因素著手，探討信號完整性的分析和驗證方法。
一、信號完整性的主要影響因素
（一）反射影響作用
PCB板是高速數(shù)字電路設(shè)計的關(guān)鍵部分，對電路穩(wěn)定性和可靠性有重要影響，在PCB板設(shè)計過程中，必須處理好信號完整性問題。但是信號完整性有多種影響因素，而且對供電和時序的穩(wěn)定有直接影響，因此，需要對信號完整性的主要影響因素進行深入分析。傳輸影響作用是信號完整性的主要影響因素之一，作為高速數(shù)字電路的基本組成部分，傳輸線組是電流的媒介， 信號以電流的形式在傳輸線組中通過，線組的阻力直接決定著電流的流暢性。因此，傳輸線組的阻力上升，會直接導(dǎo)致信號完整性下降。當(dāng)傳輸線組上的阻力非常大時，會阻礙部分電流通過，導(dǎo)致另一端接受到信號時出現(xiàn)信號失真現(xiàn)象，使信號完整性遭到嚴重破壞[1]。
（二）串?dāng)_影響作用
串?dāng)_是信號在網(wǎng)絡(luò)回路中傳輸?shù)囊环N普遍效應(yīng)，信號經(jīng)過一個網(wǎng)絡(luò)到達另一個網(wǎng)絡(luò)時，有害信號總是具有較快的傳輸速度，再加上相鄰網(wǎng)絡(luò)傳輸速度的影響，信號在傳輸過程中，會產(chǎn)生一個電磁場，其作用是引導(dǎo)信號，在引導(dǎo)過程中，磁場線圈繞磁場旋轉(zhuǎn)。因此，串?dāng)_是由靜態(tài)線和動態(tài)線兩部分組成的，其各自產(chǎn)生的傳輸阻力不同，這種差異的存在使網(wǎng)絡(luò)中傳輸信號的電流強度不同。在串?dāng)_模型中，其中性點位置是繞組電壓能夠保持正常的主要影響因素，如果中性點位置處于模型中部，則繞組電壓速率較高，信號通行能力較強。而中性點位置如果位于模型首部，則會導(dǎo)致電壓電流無法通過，出現(xiàn)定子接地異常[2]。
二、信號完整性的仿真分析技術(shù)
（一）EDA技術(shù)
EDA技術(shù)即電路仿真技術(shù)，目前在數(shù)字電路設(shè)計中得到了較為廣泛的應(yīng)用。EDA技術(shù)以計算機為基礎(chǔ)，通過軟件設(shè)計方式和仿真測試驗證，將硬件設(shè)計的操作過程和測試過程轉(zhuǎn)化為軟件處理過程，極大的提高了數(shù)字電路設(shè)計的自動化程度和設(shè)計效率。相比于傳統(tǒng)設(shè)計方式，EDA技術(shù)具有許多優(yōu)點，目前在高速數(shù)字電路的信號完整性驗證方面也得到了廣泛應(yīng)用。采用EDA技術(shù)對高速數(shù)字電路完整性進行驗證，可以在電路實現(xiàn)以前完成，避免重復(fù)設(shè)計，保證設(shè)計的合理性，提高一次性設(shè)計的成功率。
（二）反射仿真分析技術(shù)
高速數(shù)字電路是數(shù)字電子產(chǎn)品設(shè)計與開發(fā)的重要組成部分，對電路系統(tǒng)的穩(wěn)定運行有至關(guān)重要的影響，而數(shù)據(jù)完整性分析則是保證高速數(shù)字電路合理設(shè)計的基礎(chǔ)，因此在數(shù)字電子產(chǎn)品的設(shè)計與開發(fā)中占有重要地位。在EDA技術(shù)的支持下，可以通過模擬電路實際運行過程中的信號高低問題，為電路設(shè)計提供參考，對信號完整性加以測定。反射仿真分析技術(shù)的應(yīng)用關(guān)鍵是建立信號完整性的分析模型，并使驗證過程在PCB生產(chǎn)前進行，提前確定信號完整性是否符合要求，對PCB電流進行模擬，建立反射仿真模型，并利用端接技術(shù)，改變信號的完整性。這是目前反射仿真分析的主要發(fā)展方向，在該模型建立過程中，引入了IBIS模型，驅(qū)動端和接受端采用IBIS模型對電路傳輸信號的完整新進行驗證。其中，主要運用的元件是電流阻力線。
（三）串?dāng)_仿真分析技術(shù)
串?dāng)_仿真分析技術(shù)在EDA技術(shù)的支持下，利用相鄰網(wǎng)絡(luò)的信號串?dāng)_作用，建立串?dāng)_仿真分析模型，通過模型對信號完整性進行分析和驗證。在該類線路仿真設(shè)備維護中，經(jīng)常會出現(xiàn)一個保護屏柜內(nèi)存在多條傳輸線路的情況，而且有一部分線路不在系統(tǒng)運行范圍內(nèi)，多以要對工作線路和非工作線路加以區(qū)分，并對臨近傳輸線進行隔離。避免傳輸線路在復(fù)雜的工作環(huán)境下出現(xiàn)誤接線等狀況，從而避免設(shè)備跳閘和設(shè)備誤動。串?dāng)_仿真分析技術(shù)遵循PCB走線規(guī)律，對其實際運行線路的走線和與臨近傳輸線路的作用進行信號完整性模擬驗證，判斷是否存在上述問題。應(yīng)創(chuàng)新防誤閉保護方式，提高設(shè)備敏感度，利用電子系統(tǒng)和感應(yīng)系統(tǒng)提高設(shè)備自身的防誤閉能力。針對目前使用廣泛的接線端子，采用串?dāng)_仿真分析技術(shù)對其進行模擬測試，并采用防誤閉隔離工具在接線端子出進行警示和保護，提高電路運行的安全性。
結(jié)束語：總而言之，信號完整性的分析驗證是高速數(shù)字電路設(shè)計中的重要環(huán)節(jié)，對電路的運行效率和信號傳輸效果有直接影響。必須采用有效的分析驗證手段，針對高速數(shù)字電路信號完整性的主要影響因素，對其進行準確驗證。本文主要分析了高速數(shù)字電路信號完整性的影響因素，包括反射影響作用和串?dāng)_影響作用，并針對這些主要影響因素，提出采用EDA技術(shù)進行信號完整性分析，通過建立相關(guān)模型，在PCB板實現(xiàn)前對信號完整性進行準確驗證，保證設(shè)計和合理性。
論文關(guān)鍵詞：高等職業(yè)教育 設(shè)計性實驗 實驗教學(xué) 創(chuàng)新能力
論文摘要：結(jié)合高職院校數(shù)字電路實驗教學(xué)現(xiàn)狀，以培養(yǎng)學(xué)生的電子設(shè)計能力、實踐能力與創(chuàng)新能力為目標，對數(shù)字電路設(shè)計性實驗進行了研究，提出了構(gòu)建實驗課程體系、加強實驗教師隊伍建設(shè)、完善實驗考核機制等措施，取得了良好的教學(xué)效果。
隨著高職院校實驗教學(xué)改革的深人，實驗教學(xué)已成為高職院校教學(xué)工作的重要組成部分。實驗教學(xué)已從過去單純的驗證性實驗逐步深人到綜合性、設(shè)計性實驗，從利用實驗來加深對已學(xué)理論知識的理解，深人到將實驗作為學(xué)生學(xué)習(xí)新知識、新技術(shù)、新器件，培養(yǎng)學(xué)生實踐能力、創(chuàng)新能力的重要目的。
1高職院校實驗教學(xué)存在的問題
數(shù)字電路實驗是高職院校電子信息類、機電類專業(yè)必修的實踐性技術(shù)基礎(chǔ)課程，對培養(yǎng)學(xué)生的綜合素質(zhì)、創(chuàng)新能力具有重要的地位。在傳統(tǒng)的實驗教學(xué)中，數(shù)字電路實驗教學(xué)多以驗證性實驗為主，并按實驗指導(dǎo)書的實驗步驟去完成實驗，這種實驗教學(xué)模式禁錮了學(xué)生的創(chuàng)新思維，失去了“實驗”真正的含義，培養(yǎng)出來的學(xué)生實踐技能差，無法達到高職教育人才培養(yǎng)的要求.
2開設(shè)數(shù)字電路設(shè)計性實驗采取的措施
通過多年來的實驗教學(xué)改革實踐，證明了開設(shè)設(shè)計性實驗有利于鞏固課堂所學(xué)的理論知識;有利于提高學(xué)生電子系統(tǒng)設(shè)計能力、綜合素質(zhì)、創(chuàng)新能力[’]。2005年我校電子技術(shù)實驗教學(xué)中心(以下簡稱中心)以“加強基礎(chǔ)訓(xùn)練，培養(yǎng)能力，注重創(chuàng)新”為指導(dǎo)思想，在面向各類專業(yè)的數(shù)字電路實驗教學(xué)中，開設(shè)了以學(xué)生為主、教師為輔的數(shù)字電路設(shè)計性實驗教學(xué)，取得了良好的教學(xué)效果。
2. 1構(gòu)建實驗教學(xué)課程體系
數(shù)字電路設(shè)計性實驗是一種較高層次的實驗教學(xué)，是結(jié)合數(shù)字電路課程和其它學(xué)科知識進行電路設(shè)計，培養(yǎng)學(xué)生電子系統(tǒng)設(shè)計能力、創(chuàng)新能力的有效途徑，具有綜合性、創(chuàng)新性及探索性[[4]。數(shù)字電路設(shè)計性實驗是學(xué)生根據(jù)教師給定的實驗任務(wù)和實驗條件，自行查閱文獻、設(shè)計方案、電路安裝等，激發(fā)學(xué)生的創(chuàng)新思維。設(shè)計性實驗的實施過程，如圖1所示。
為了提高學(xué)生的電子設(shè)計能力和創(chuàng)新能力，中心根據(jù)高職教育教學(xué)特點與規(guī)律，構(gòu)建了基礎(chǔ)型、提高型、創(chuàng)新型三個遞進層次的數(shù)字電路設(shè)計性實驗課程體系。三個實訓(xùn)模塊的內(nèi)容堅持以“加強基礎(chǔ)型設(shè)計性實驗，培養(yǎng)學(xué)生的電子設(shè)計能力、創(chuàng)新意識”為主線，由單元電路設(shè)計到系統(tǒng)電路設(shè)計，循序漸進，三年不斷線，為不同基礎(chǔ)、不同層次的學(xué)生逐步提高電子設(shè)計能力、創(chuàng)新能力的空間，如圖2所示。
基礎(chǔ)型設(shè)計性實驗是課程中所安排的教學(xué)實驗，學(xué)生在完成了驗證性、綜合性實驗以后，具有了一定的實驗技能，結(jié)合數(shù)字電路的基本原理設(shè)計一些比較簡單的單元電路，學(xué)生按照教師給出的實驗要求根據(jù)實驗室所擁有的儀器設(shè)備、元器件，從實驗原理來確定實驗方法、設(shè)計實驗電路等，且在規(guī)定的實驗學(xué)時內(nèi)完成實驗。如表1所示。這一階段主要是讓學(xué)生熟悉門電路邏輯功能及應(yīng)用，掌握組合邏輯電路、時序電路的設(shè)計方法，培養(yǎng)學(xué)生的設(shè)計意識、查閱文獻等能力。
提高型設(shè)計性實驗對高職院校來說，可認為是數(shù)字電路課程設(shè)計。它體現(xiàn)了學(xué)生對綜合知識的掌握和運用，課題內(nèi)容是運用多門課程的知識及實驗技能來設(shè)計比較復(fù)雜的系統(tǒng)電路，如表2所示。整個教學(xué)過程可分10單元，每個單元為4學(xué)時，每小組為一個課題。學(xué)生根據(jù)教師提供的設(shè)計題目確定課題，查閱文獻、設(shè)計電路、電路仿真、電路安裝調(diào)試、撰寫課程設(shè)計報告等，完成從電路設(shè)計到制作、成品的全部實踐過程。通過這一階段的訓(xùn)練，學(xué)生的軟硬件設(shè)計能力進一步提高，報告撰寫趨于成熟，善于接受新器件，團隊協(xié)作趨于成熟。
創(chuàng)新型設(shè)計性實驗主要為理論基礎(chǔ)知識扎實、實驗技能熟練的優(yōu)秀學(xué)生選做，為“開放式”教學(xué)，實驗內(nèi)容主要是結(jié)合專業(yè)的科研項目、工程實際及全國或省級電子設(shè)計競賽的課題。通過創(chuàng)新型設(shè)計性實驗，強化學(xué)生電子系統(tǒng)設(shè)計能力，充分發(fā)揮學(xué)生的潛能，全面提高學(xué)生的電子系統(tǒng)設(shè)計能力、創(chuàng)新能力，為參加大學(xué)生電子設(shè)計競賽奠定堅實的基礎(chǔ)。
數(shù)字電路設(shè)計性實驗課程體系將數(shù)字電路基本原理、模擬電路、eda技術(shù)等多門課程知識點融合在一起，從單元電路設(shè)計到系統(tǒng)電路設(shè)計，深化了“系統(tǒng)”概念的意識。在每一輪設(shè)計性實驗結(jié)束后進行總結(jié)，開展學(xué)生問卷調(diào)查，對設(shè)計性實驗的教學(xué)方法、手段等進行全面評估，從而了解設(shè)計性實驗教學(xué)的效果。在實驗過程中，實驗教師鼓勵學(xué)生從不同角度去分析，大膽創(chuàng)新，設(shè)計不同的方案。
2. 2加強實驗教師隊伍的建設(shè)
近年來，中心依托省級精品課程“數(shù)字電路與邏輯設(shè)計基礎(chǔ)”、省級應(yīng)用電子技術(shù)精品專業(yè)建設(shè)，合理規(guī)劃，制定了實驗教師隊伍培養(yǎng)計劃;專業(yè)教師定期到企業(yè)培訓(xùn);專職實驗教師參加實驗教學(xué)改革研討和對新知識、新技術(shù)的培訓(xùn);同時制定優(yōu)惠政策，吸引企業(yè)中具有豐富實踐經(jīng)驗的工程師、技師到實訓(xùn)基地擔(dān)任實驗教師tb}，形成一支能培養(yǎng)高素質(zhì)技能型人才、能跟蹤電子信息技術(shù)發(fā)展、勇于創(chuàng)新并積極承擔(dān)教學(xué)改革項目的專兼職結(jié)合的實驗教師隊伍，實現(xiàn)了實驗教師隊伍的整體優(yōu)化。
2. 3開放實驗室
為了保證設(shè)計性實驗教學(xué)的有效實施，中心實行時間和內(nèi)容兩方面開放的教學(xué)方法。學(xué)生除了要完成教學(xué)計劃內(nèi)指定實驗外，還可以根據(jù)自己的專業(yè)和興趣，選擇規(guī)定以外的實驗項目。為了提高設(shè)計性實驗的教學(xué)效果，學(xué)校制定了系列激勵政策，調(diào)動了實驗教師及學(xué)生的積極性。
2. 4建設(shè)創(chuàng)新實訓(xùn)室
為了培養(yǎng)學(xué)生的電子設(shè)計能力、創(chuàng)新能力，給優(yōu)秀學(xué)生營造良好的自主學(xué)習(xí)環(huán)境，提供展現(xiàn)創(chuàng)新設(shè)計的舞臺，中心先后投人了30多萬元，更新了實驗儀器設(shè)備，建設(shè)了一個軟件環(huán)境優(yōu)良、硬件條件先進的創(chuàng)新實訓(xùn)室。該實訓(xùn)室配置了計算機、函數(shù)信號發(fā)生器、頻率計、掃頻儀、數(shù)字存儲示波器、單片機系統(tǒng)設(shè)計實驗開發(fā)系統(tǒng)、打孔機、制版機等儀器設(shè)備〔7〕。
2. 5完善實驗考核機制
對于數(shù)字電路設(shè)計性實驗的考核，不能僅靠一份實驗報告或作品來評定成績，要關(guān)注設(shè)計方案的可行性、實驗過程中學(xué)生的操作能力、創(chuàng)新能力等方面。如以100分計，分別從實驗設(shè)計方案(20分)、實驗方案的實施和完善(40分)、設(shè)計的創(chuàng)新性(20分)、實驗報告或論文、成品(20分)幾個環(huán)節(jié)來評定學(xué)生的實驗成績。為了激勵優(yōu)秀學(xué)生，激發(fā)創(chuàng)新欲望，中心建立了“創(chuàng)新設(shè)計性實驗優(yōu)秀論文、作品評獎制度”，對經(jīng)專業(yè)教師評審選出的優(yōu)秀論文、創(chuàng)新作品的學(xué)生給予表彰、獎勵。
3結(jié)束語
通過開設(shè)數(shù)字電路設(shè)計性實驗教學(xué)，不僅加強了學(xué)生的電子系統(tǒng)設(shè)計能力、制作能力和工程實踐的訓(xùn)練，還促進了不同層次學(xué)生的實踐能力、創(chuàng)新能力、寫作能力。教師的專業(yè)知識水平、科技創(chuàng)新能力、學(xué)術(shù)水平也得到了提高。
